//論理式によるゲート回路

module gate_ex(   
   input   in0, in1, in2,
   output  out_not,
   output  out_and2,
   output  out_or3
);

// 1入力
assign  out_not  = ~in0;

// 2入力
assign  out_and2 =  in0 & in1;

// 3入力
assign  out_or3  =  in0 | in1 | in2;

endmodule